- Panel DL 2203C
- Panel DL 2203D
- Panel DL 2203S
- Jumper
Monday, May 29, 2023
Flip - Flop
Flip - Flop - 2
1. Kondisi [kembali]
2. Gambar Rangkaian [kembali]
3.Video Simulasi [kembali]
4.Prinsip Kerja [kembali]
Rangkaian ini memiliki J-K flip-flop di mana input J dan K digabung dan diberi nilai logika 1, sehingga J-K flip-flop berubah menjadi T flip-flop. Inputan berasal dari saklar SPDT dan outputnya adalah logicprobe.
Dalam rangkaian ini, B0 memiliki nilai 0 karena terhubung dengan ground. B1 memiliki nilai 1 karena terhubung dengan vcc, dan B2 terhubung dengan clock. Berdasarkan tabel kebenaran rangkaian ini, karena nilai input R=0 dan S=1, maka nilai clock dianggap don't care, yang berarti output apapun tidak akan mempengaruhi nilai clock. Nilai Q adalah 1 dan Q', yang merupakan kebalikan dari Q, memiliki nilai 0.Sedangkan untuk tabel kebenaran berdasarkan rangkaian sebagai berikut.
1. J-K Flip Flop (4027)
Dapat dilihat untuk jenis T flip flop hanya terdapat 2 kondisi yaitu kondisi toggle dan kondisi tetap. dimana ketika T berlogika 1 dan diberi trigger pada clock maka akan mengalami kondisi toggle dan ketika T berlogika 0 dan diberi trigger pada clock maka akan mengalami kondisi tetap.
5.Link Download [kembali]
File Proteus Disini
Flip - Flop - 1
1. Kondisi [kembali]
2. Gambar Rangkaian [kembali]
3.Video Simulasi [kembali]
4.Prinsip Kerja [kembali]
JK Flip-Flop:
Rangkaian ini menggunakan JK flip-flop dan D flip-flop dengan input dari saklar SPDT dan output dari logicprobe.Pada rangkaian ini, B1 memiliki nilai 1 karena terhubung dengan vcc, B2 memiliki nilai 0 karena terhubung dengan ground, B3 dan B4 memiliki nilai 1 karena terhubung dengan vcc, dan B0 memiliki nilai 0 karena terhubung dengan ground.B1 terhubung ke input JK Flip-Flop S, B2 terhubung ke input J, B3 terhubung ke input CLK, B4 terhubung ke input K, dan B0 terhubung ke input R.Nilai JK Flip-Flop didapatkan berdasarkan tabel kebenaran, di mana S bernilai 1 dan R bernilai 0. Oleh karena itu, nilai CLK adalah don't care, yang berarti output apapun tidak akan mempengaruhi nilai CLK, dan Q bernilai 1 sementara Q', yang merupakan invers dari Q, bernilai 0.
D Flip-Flop:
B5 terhubung ke input D pada D Flip-Flop, B6 terhubung ke input CLK. Dan B1 terhubung ke input S pada D Flip-Flop, sedangkan B0 terhubung ke input R.Pada rangkaian ini, nilai S=1 dan R=0. Berdasarkan tabel kebenaran untuk S=1 dan R=0, nilai D dianggap don't care, yang berarti nilai D tidak akan mempengaruhi output. Nilai CLK juga dianggap don't care, dan Q bernilai 1 sementara Q', yang merupakan invers dari Q, bernilai 0.
Sedangkan untuk tabel kebenaran dari masing masing IC adalah sebagai berikut:
1. J-K Flip-Flop (4027)2. D Flip-Flop (4013)
5.Link Download [kembali]
File Proteus Disini
Thursday, May 25, 2023
Laporan Akhir 2 Gerbang Logika Dasar, Monostable Multivibrator
Rangkaian Sederhana 1:
Dalam percobaan ini, kita menggunakan prinsip Aljabar Boolean, di mana output nilai akan dibuktikan melalui perhitungan manual.
Percobaan ini menggunakan 3 input yang masuk ke dalam gerbang AND, yaitu A, D, dan C', serta 2 input gerbang XOR, yaitu B dan D. Kemudian, output dari kedua gerbang ini akan masuk ke kaki input OR.
Rangkaian Sederhana 2:
Dalam percobaan ini, kita juga menggunakan prinsip Aljabar Boolean, di mana output nilai akan dibuktikan melalui perhitungan manual.
Percobaan ini menggunakan 3 input yang masuk ke dalam gerbang AND, yaitu A, B', dan C, serta 2 input gerbang XOR, yaitu B dan D. Kemudian, output dari kedua gerbang ini akan masuk ke kaki input OR.
Nilai input dilihat dalam indikator jurnal yang telah disediakan. Kedua rangkaian akan menghasilkan output yang sama, dan alasan mengapa telah dijelaskan dalam analisa.
Gerbang yang digunakan pada percobaan 2:
Gerbang XOR adalah gerbang logika yang menggunakan prinsip penjumlahan eksklusif. Jika hasil penjumlahan input bernilai ganjil, maka output akan bernilai 1, dan sebaliknya.
Gerbang AND adalah gerbang logika yang menggunakan prinsip perkalian. Jika semua input bernilai 1, maka output akan menjadi 1. Namun, jika ada setidaknya satu input yang bernilai 0, maka outputnya akan menjadi 0.
Gerbang OR adalah gerbang logika yang menggunakan prinsip penjumlahan. Jika semua input bernilai 1, maka output akan menjadi 1. Namun, jika semua input bernilai 0, maka outputnya akan menjadi 0.
Laporan Akhir 1 Gerbang Logika Dasar, Monostable Multivibrator
- Panel DL 2203C
- Panel DL 2203D
- Panel DL 2203S
- Jumper
Pada percobaan ini kita menggunakan module D'Lorenzo pada bagian DL2203D dan DL2203C. Pada bagian DL2203D, kita memasukkan logika dari B0 dan B1 yang kemudian dihubungkan ke gerbang logika menggunakan jumper. Logika B0 dan B1 disini kita set sesuai dengan perintah pada modul percobaan,
- Gerbang NOT
- Gerbang AND
- Gerbang OR
- Gerbang XOR
- Gerbang NAND
- Gerbang NOR
- Gerbang XNOR
Monday, May 22, 2023
Gerbang Logika Dasar, Monostable Multivibrator
· Merangkai dan menguji operasi dari gerbang logika dasar
· Merangkai dan menguji gerbang logika dasar, aljabar boelan dan peta karnaugh
· Merangkai dan menguji multivibrator
- Panel DL 2203C
- Panel DL 2203D
- Panel DL 2203S
- Jumper





















