Flip - Flop - 1
1. Kondisi [kembali]
Tugas Pendahuluan 1 Modul 2
( Percobaan 1 Kondisi 20 )
Buatlah rangkaian J-K Flip-flop dan D flip-flop seperti pada gambar pada percobaan 1 dengan ketentuan input B0=0, B1=1, B2= dont care, B3= dont care, B4= dont care, B5= dont care, B6= dont care denan LED diganti logic probe.
2. Gambar Rangkaian [kembali]
3.Video Simulasi [kembali]
4.Prinsip Kerja [kembali]
JK Flip-Flop:
Rangkaian ini menggunakan JK flip-flop dan D flip-flop dengan input dari saklar SPDT dan output dari logicprobe.Pada rangkaian ini, B1 memiliki nilai 1 karena terhubung dengan vcc, B2 memiliki nilai 0 karena terhubung dengan ground, B3 dan B4 memiliki nilai 1 karena terhubung dengan vcc, dan B0 memiliki nilai 0 karena terhubung dengan ground.B1 terhubung ke input JK Flip-Flop S, B2 terhubung ke input J, B3 terhubung ke input CLK, B4 terhubung ke input K, dan B0 terhubung ke input R.Nilai JK Flip-Flop didapatkan berdasarkan tabel kebenaran, di mana S bernilai 1 dan R bernilai 0. Oleh karena itu, nilai CLK adalah don't care, yang berarti output apapun tidak akan mempengaruhi nilai CLK, dan Q bernilai 1 sementara Q', yang merupakan invers dari Q, bernilai 0.
D Flip-Flop:
B5 terhubung ke input D pada D Flip-Flop, B6 terhubung ke input CLK. Dan B1 terhubung ke input S pada D Flip-Flop, sedangkan B0 terhubung ke input R.Pada rangkaian ini, nilai S=1 dan R=0. Berdasarkan tabel kebenaran untuk S=1 dan R=0, nilai D dianggap don't care, yang berarti nilai D tidak akan mempengaruhi output. Nilai CLK juga dianggap don't care, dan Q bernilai 1 sementara Q', yang merupakan invers dari Q, bernilai 0.
Sedangkan untuk tabel kebenaran dari masing masing IC adalah sebagai berikut:
1. J-K Flip-Flop (4027)
2. D Flip-Flop (4013)
5.Link Download [kembali]
JK Flip-Flop:
Rangkaian ini menggunakan JK flip-flop dan D flip-flop dengan input dari saklar SPDT dan output dari logicprobe.
Pada rangkaian ini, B1 memiliki nilai 1 karena terhubung dengan vcc, B2 memiliki nilai 0 karena terhubung dengan ground, B3 dan B4 memiliki nilai 1 karena terhubung dengan vcc, dan B0 memiliki nilai 0 karena terhubung dengan ground.
B1 terhubung ke input JK Flip-Flop S, B2 terhubung ke input J, B3 terhubung ke input CLK, B4 terhubung ke input K, dan B0 terhubung ke input R.
Nilai JK Flip-Flop didapatkan berdasarkan tabel kebenaran, di mana S bernilai 1 dan R bernilai 0. Oleh karena itu, nilai CLK adalah don't care, yang berarti output apapun tidak akan mempengaruhi nilai CLK, dan Q bernilai 1 sementara Q', yang merupakan invers dari Q, bernilai 0.
D Flip-Flop:
B5 terhubung ke input D pada D Flip-Flop, B6 terhubung ke input CLK. Dan B1 terhubung ke input S pada D Flip-Flop, sedangkan B0 terhubung ke input R.
Pada rangkaian ini, nilai S=1 dan R=0. Berdasarkan tabel kebenaran untuk S=1 dan R=0, nilai D dianggap don't care, yang berarti nilai D tidak akan mempengaruhi output. Nilai CLK juga dianggap don't care, dan Q bernilai 1 sementara Q', yang merupakan invers dari Q, bernilai 0.
Sedangkan untuk tabel kebenaran dari masing masing IC adalah sebagai berikut:
1. J-K Flip-Flop (4027)
2. D Flip-Flop (4013)
File Proteus Disini
Download Video Disini
File HTML Disini
Data Sheet J-K Flip Flop (4027) Disini
Data Sheet D Flip-Flop (4013) Disini
Comments
Post a Comment