Friday, June 16, 2023

Shift Register dan Seven Segment - Laporan Akhir - 2




1. Jurnal [Kembali]








2. Alat dan Bahan [Kembali]

  1.  Panel DL 2203D
  2.  Panel DL 2203S
  3.  Panel DL 2203C
  4. Jumper 
 

 

3. Rangkaian Simulasi [Kembali]







4. Prinsip Kerja Rangkaian [Kembali]

Dalam percobaan, dibuat susunan yang sesuai dengan gambar dalam percobaan 2, yaitu Decoder BCD Seven Segment. Dalam rangkaian ini, kami menggunakan seven segment common anoda karena terhubung ke VCC. Dalam rangkaian ini, terdapat 7 sakelar SPDT yang mewakili setiap input. SW 1 terhubung ke input A (B0), SW 2 terhubung ke input B (B1), SW 3 terhubung ke input C (B2), SW 4 terhubung ke input D (B3), SW 5 terhubung ke input BI/RBO (B4), SW 6 terhubung ke input RBI (B5), dan SW 7 terhubung ke input LT (B6).


Output yang dihasilkan ditentukan oleh input yang terdapat dalam jurnal dengan memvariasikan nilai-nilai B0-B6.


5. Video Rangkaian[Kembali]
 





 6. Analisa [Kembali]

1. Analisa pengaruh LT, RBO, RBI
Jawab: 
  • LT  bersifat Active low, apabila dalam keadaan 0 maka semua display pada seven segment akan menyala.
  • RBI berfungsi untuk menolkan input pada IC
  • BI/RBO bersifat Active low, apabila berlogikan 0 maka akan mematikan semua output dari seven segment

2. Analisa pengaruh BCD Decoder to Seven Segment pada rangkaian
Jawab:

    BCD Deoder digunakan sebagai pengendali output pada seven segment yang mana data binary akan dikonversikan menjadi desimal.
        

7. Link Download [Kembali]







on No comments:

Shift Register dan Seven Segment - Laporan Akhir - 1




1. Jurnal [Kembali]







2. Alat dan Bahan [Kembali]

  1.  Panel DL 2203D
  2.  Panel DL 2203S
  3.  Panel DL 2203C
  4. Jumper 
 

 

3. Rangkaian Simulasi [Kembali]






4. Prinsip Kerja Rangkaian [Kembali]

Dalam eksperimen ini, kami membuat susunan yang sesuai dengan gambar dalam eksperimen 1, yaitu 4 J K Flip Flop dengan 7 sakelar SPDT. Di mana SW 1 terhubung dengan SET pada J K Flip Flop terakhir, SW 2 terhubung dengan SET pada J K Flip Flop ke-3, SW 3 terhubung dengan SET pada J K Flip Flop kedua, dan SW 4 terhubung dengan SET pada J K Flip Flop pertama. SW 5 terhubung ke gerbang AND, SW 6 terhubung ke input J dan K pada Flip Flop pertama, dan SW 7 terhubung dengan RESET pada seluruh Flip Flop.


Dalam eksperimen ini, kami memvariasikan nilai-nilai B0-B6. Dari input-input ini, kami mendapatkan hasil sebagai berikut:

- Jika B3-B6=0, B0 dan B2=1, serta B1=X, maka rangkaiannya adalah Serial In Serial Out (SISO).

- Jika B3-B6=0, B0=1, dan B2=Rise Time, serta B1=X, maka rangkaiannya adalah Serial In Parallel Out (SIPO).

- Jika B3-B6=X, B0 dan B2=1, serta B1=0, maka rangkaiannya adalah Parallel In Serial Out (PISO).

- Jika B3-B6=X, B0=1, dan B2=0, serta B1=0, maka rangkaiannya adalah Parallel In Parallel Out (PIPO).


5. Video Rangkaian[Kembali]
 





 6. Analisa [Kembali]

1. Analisa output yang dihasilkan ditiap-tiap modul
Jawab: 
  • Kondisi Pertama itu Serial In Serial Out (SISO), karena input data masuk secara berurutan satu persatu dan keluar secara berurutan satu persatu juga.
  • Kondisi Kedua itu Serial In Pararel Out (SIPO), karena input data masuk secara berurutan satu persatu dan keluar secara bersamaan.
  • Kondisi Ketiga itu Pararel In Serial Out (PISO), karena input data masuk secara bersamaan dan keluar secara berurutan satu persatu.
  • Kondisi Keempat itu Pararel In Pararel Out (PIPO), karena input data masuk secara bersamaan dan keluar secara bersamaan.

2. Jika gerbang AND pada rangkaian ini dihapus, sumber clock dihubungkan langsung ke Flip Flop, bandingkan output yan didapatkan.

Jawab:

   Flip Flop dikendalikan oleh clock dan akan beroperasi pada risetime dan clock tidak bisa dikendalikan.    

7. Link Download [Kembali]







on No comments:

Monday, June 12, 2023

Shift Register dan Seven Segment - Tugas Pendahuluan - 2



  1. Kondisi [kembali]

Tugas Pendahuluan 2 Modul 4
( Percobaan 2 Kondisi 2 )

    Buatlah rangkaian seperti gambar percobaan 2 dengan menggunakan seven segment common anoda.

  2. Gambar Rangkaian [kembali]







  3.Video Simulasi [kembali]






  4.Prinsip Kerja [kembali] 

    Menurut kondisi yang terdapat dalam modul, Seven Segment Common Anoda adalah sebuah rangkaian elektronika yang terdiri dari 7 segment yang digunakan untuk menampilkan karakter tertentu. Common anoda merujuk pada rangkaian seven segment yang terhubung dengan VCC.

Dalam percobaan ini, terdapat 7 sakelar SPDT (Single Pole Double Throw), yaitu SW1 yang terhubung ke input A, SW2 yang terhubung ke input B, SW3 yang terhubung ke input C, SW4 yang terhubung ke input D, SW5 yang terhubung ke input BI/RBO, SW6 yang terhubung ke input RBI, dan SW7 yang terhubung ke input LT. Selain itu, seven segment dihubungkan ke VCC. Rangkaian ini menggunakan logika aktif rendah (aktif low).

Input yang diberikan melalui sakelar SPDT dari SW1 hingga SW4 akan menjadi output untuk menampilkan nilai biner menjadi desimal pada seven segment. Output dengan nilai 1-8 akan menampilkan angka dari 1-8. Namun, untuk output 9-15, akan ditampilkan simbol-simbol yang dapat diterjemahkan menggunakan penjelasan dalam datasheet. Jika LT terhubung ke ground, maka semua output yang dihasilkan akan secara otomatis bernilai 0 dan akan ditampilkan sebagai angka 8 pada seven segment. Jika BI/RBO terhubung ke ground, maka semua output yang dihasilkan secara otomatis bernilai 1 dan akan ditampilkan sebagai angka 15 pada seven segment.



 

  5.Link Download [kembali]

File Proteus  Disini


Download Video Disini


File HTML Disini


Data Sheet 74LS47 Disini


on No comments:

Shift Register dan Seven Segment - Tugas Pendahuluan - 1



  1. Kondisi [kembali]

Tugas Pendahuluan 1 Modul 4
( Percobaan 1 Kondisi 4 )

    Buatlah rangkaian seperti gambar percobaan 1 dengan menggunakan D Flip Flop.

  2. Gambar Rangkaian [kembali]





  3.Video Simulasi [kembali]







  4.Prinsip Kerja [kembali] 

    Menurut kondisi pada rangkaian ini, yang disebut sebagai Shift Register Serial In Serial Out (SISO), input dan output hanya terjadi satu per satu. Secara keseluruhan, input akan diberikan ke flip-flop pertama, dan output dari flip-flop tersebut akan menjadi input untuk flip-flop berikutnya, dan seterusnya.

Dalam rangkaian ini terdapat 7 sakelar SPDT (Single Pole Double Throw), yaitu SW1 terhubung ke SET D Flip Flop ke-4, SW2 terhubung ke SET D Flip Flop ke-3, SW3 terhubung ke SET D Flip Flop ke-2, dan SW4 terhubung ke SET D Flip Flop ke-1. SW5 terhubung ke gerbang AND yang juga terhubung ke CLOCK. SW6 terhubung ke input D pada rangkaian D Flip Flop yang pertama, dan SW7 terhubung ke RESET pada setiap D Flip Flop.

Dalam rangkaian ini, dapat dilihat bahwa nilai yang mempengaruhi keluaran hanya terdapat pada input D, yang kemudian akan mengubah nilai Q yang juga menjadi input untuk Flip Flop berikutnya. Jika nilai input D adalah 0, maka output Q yang dihasilkan juga 0. Namun, jika nilai D adalah 1, maka output Q yang dihasilkan juga 1. Output 1 ini akan menjadi input untuk Flip Flop berikutnya.

Komponen lain yang mempengaruhi nilai output Q adalah komponen SET. Jika SET bernilai 0, maka output Q yang dihasilkan juga 0. Namun, jika SET bernilai 1, maka output Q yang dihasilkan adalah 1. Output ini akan menjadi input untuk Flip Flop berikutnya.

Proses ini akan berlanjut sampai mencapai Flip Flop terakhir, di mana proses tersebut akan berhenti.



   
 
  5.Link Download [kembali]

File Proteus  Disini


Download Video Disini


File HTML Disini


Data Sheet 4013 Disini


on No comments:

Shift Register dan Seven Segment




1. Tujuan [Kembali]
  • Merangkai dan menguji Shift Register
  • Merangkai dan Menguji aplikasi Shift Register pada Seven Segment
    • 2. Alat dan Bahan [Kembali]
    Gambar 1.1 Module D'Lorenzo

    Gambar 1.2 Jumper
    1.  Panel DL 2203C 
    2.  Panel DL 2203D 
    3.  Panel DL 2203S 
    4. Jumper 
    3. Dasar Teori [Kembali]

    Shift Register
        Register geser (shift register) merupakan salah satu piranti fungsional yang banyak digunakan dalam sistem digital. Tampilan pada layar kalkulator dimana angka bergeser ke kiri setiap kali ada angka baru yang diinputkan menggambarkan karakteristik register geser tersebut. Register geser ini terbangun dari flip-flop. Register geser dapat digunakan sebagai memori sementara, dan data yang tersimpan didalamnya dapat digeser ke kiri atau ke kanan. Register geser juga dapat digunakan untuk mengubah data seri ke paralel atau data paralel ke seri. Ada empat tipe register yang dapat dirancang dengan kombinasi masukan dan keluaran dan kombinasi serial atau paralel :

    1. Serial in serial out (SISO)  
        Pada register SISO, jalur masuk data berjumlah satu dan jalur keluaran juga berjumlah satu. Pada jenis register ini data mengalami pergeseran, flip flop pertama menerima masukan dari input, sedangkan flip flop kedua menerima masukan dari flip flop pertama dan seterusnya.

     
    Gambar 4.1 Serial In Serial Out

    2. Serial in paralel out (SIPO)  
        Register SIPO, mempunyai satu saluran masukan saluran keluaran sejumlah flip flop yang menyusunnya. Data masuk satu per satu (secara serial) dan dikeluarkan secara serentak (secara paralel). Pengeluaran data dikendalikan oleh sebuah sinyal kontrol. Selama sinyal kontrol tidak diberikan, data akan tetap tersimpan dalam register.
     
    Gambar 4.2 Serial In Paralel Out

    3. Paralel In Serial Out (PISO)  
        Register PISO, mempunyai jalur masukan sejumlah flip flop yang menyusunnya, dan hanya mempunyai satu jalur keluaran. Data masuk ke dalam register secara serentak dengan di kendalikan sinyal kontrol, sedangkan data keluar satu per satu (secara serial).
     
    Gambar 4.3 Paralel In Serial Out
     
    4. Paralel In Paralel Out (PIPO)  
        Register PIPO, mempunyai jalur masukan dan keluaran sesuai dengan jumlah flip flop yang menyusunnya. Pada jenis ini data masuk dan keluar secara serentak.  
      
    Gambar 4.4 Paralel In Paralel Out

                                         Shift Register
        Piranti tampilan modern disusun sebagai pola 7-segmen atau dot matriks. Jenis 7segmen, sebagaimana namanya, menggunakan pola tujuh batang yang disusun membentuk angka 8 seperti ditunjukkan pada gambar 3.1. Menurut kesepakatan, huruf-huruf yang diperlihatkan dalam Gambar 3.1 ditetapkan untuk menandai segmen-segmen tersebut. Dengan menyalakan beberapa segmen yang sesuai akan dapat diperagakan digit-digit dari 0 sampai 9,  juga bentuk huruf A sampai F (heksadesimal).
        Sinyal input dari switches tidak dapat langsung dikirimkan ke peraga 7segmen, sehingga harus menggunakan decoder BCD ke 7-segmen sebagai antar muka. Decoder ini terdiri dari gerbang-gerbang logika yang masukannya berupa digit BCD dan keluarannya berupa saluran-saluran untuk mengemudikan tampilan 7-segmen.

     
    Gambar 4.5 Rangkaian Seven Segment Common Katoda

    Gambar 4.6 Rangkaian Seven Segment Common Anoda
    on No comments:

    Thursday, June 8, 2023

    Counter - Laporan Akhir - 2




    1. Jurnal     [Kembali]











    2. Alat dan Bahan [Kembali]

    1.  Panel DL 2203D
    2.  Panel DL 2203S
    3.  Panel DL 2203C
    4. Jumper 
     

     

    3. Rangkaian Simulasi [Kembali]

    Percobaan 2a




    Percobaan 2b





    4. Prinsip Kerja Rangkaian [Kembali]

    Percobaan 2a.

    Dalam percobaan ini, kami menggunakan modul D'Lorenzo dengan dua bagian, yaitu DL2203D dan DL2203S. Setiap IC memiliki 6 input dan 4 output. Pada IC 74LS90, B0 dihubungkan ke R0(1) dan B1 dihubungkan ke R0(2). B2 dihubungkan ke R9(1) dan B3 dihubungkan ke R9(2). Indikator untuk mengatur nilai output terletak pada input B0 dan B1. Nilai CKA dihubungkan ke CKB dan dialiri oleh sinyal CLOCK. Sementara pada IC 7493, B4 dihubungkan ke R0(1) dan B5 dihubungkan ke R0(2). Pengaturan nilai output terletak pada B4 dan B5. CKA dihubungkan ke CKB dan dihubungkan paralel dengan CKA dan CKB pada IC 74LS90. Output yang dihasilkan disesuaikan dengan nilai input yang ada dalam modul.

    Percobaan 2b.

    Pada percobaan ini, hampir mirip dengan percobaan 2a. Perbedaannya terletak pada nilai CLOCK, yaitu CKA dan CKB pada setiap IC. Pada percobaan 2b, output CKA pada IC 7493 dihubungkan paralel dengan CKA pada 74LS90, yang kemudian akan dihubungkan ke sinyal CLOCK. Sementara CKB tidak dihubungkan paralel untuk kedua IC. Nilai CKB pada IC 74LS90 akan menjadi umpan balik untuk nilai output Q0. Hal yang sama juga berlaku untuk IC 7493, dimana nilai CKB menjadi umpan balik untuk nilai output QA. Output yang dihasilkan disesuaikan dengan nilai input yang ada dalam modul.

     Tabel Kebenaran 7493



       

    5. Video Rangkaian[Kembali]
     
    Percobaan 2a


    Percobaan 2b




         6. Analisa [Kembali]

    1. Analisislah output yang dihasilkan untuk masing-masing IC, baik itu IC 74LS90 maupun IC 7493. Apakah output yang dihasilkan sama? Kalau iya jelaskan kenapa bisa sama dan jika tidak, mengapa bisa berbeda?
    Jawab: 
        Output ya berbeda karena IC 7490 memiliki reset setiap output bernilai 9 sehingga maksimum counter tersebut hanya 0-9. sedangkan IC 74LS90 memiliki reset setiap output bernilai 15.

    2. Analisalah dan jelaskanlah mengapa pada percobaan 2a kondisi 1, menghasilkan output 0(tidak ada LED yang menyala)? Apa faktor yang mempengaruhinya dan kenapa bisa begitu?
    Jawab: 
    Dikarenakan pada kondisi pertama, nilai input reset bernilai 1 sehingga output pada IC bernilai 1.


    3. Pada percobaan 2a dan 2b, terdapat perbedaan pada clocknya. Pada percobaan 2a, clock A dan clock B dihubungkan kesumber clock. Sedangkan pada percobaan 2b, clock A nya dihubungkan kesumber clock, sedangkan clock B dihubungkan ke outputnya H0 dan H4. Apakah hasil yang didapatkan itu sama?Jika iya, kenapa bisa sama dan jika tidak kenapa bisa berbeda, dan dimana letak perbedaannya. 
    Jawab: 
        Pada percobaan 2a input clock tidak mendapat feedback sehingga nilai pada counter tidak berurut dari 0-15. pada percobaan 2b input clock mendapat feedback dari output sehingga nilai output counter tidak ada jeda clock dan output akan berurut 0-15.
            

    7. Link Download [Kembali]







    on No comments:

    Counter - Laporan Akhir - 1




    1. Jurnal     [Kembali]







    2. Alat dan Bahan [Kembali]

    1.  Panel DL 2203D
    2.  Panel DL 2203S
    3.  Panel DL 2203C
    4. Jumper 
     

     

    3. Rangkaian Simulasi [Kembali]








    4. Prinsip Kerja Rangkaian [Kembali]

       Dalam praktikum ini, kami menggunakan modul D'Lorenzo dengan dua bagian, yaitu DL2203D dan DL2203S. Pada bagian DL2203D, kami memasukkan logika B0, B1, B2, dan B3, yang kemudian dihubungkan ke T Flip Flop. Sinyal CLOCK pada T Flip Flop pertama dihubungkan ke sinyal CLOCK. Sinyal CLOCK pada T Flip Flop kedua diperoleh dari output T Flip Flop pertama, dan begitu seterusnya untuk T Flip Flop berikutnya. B0 dihubungkan ke input RESET pada T Flip Flop. Input SET dihubungkan dengan VCC +5V. B0 diatur sesuai dengan perintah dalam modul eksperimen, yaitu diubah menjadi logika 1. Dengan demikian, perubahan setiap komponen outputnya dapat diamati, mulai dari H0, H1, H2, dan H3.


    Rangkaian ini juga dikenal sebagai rangkaian Counter Up Asynchronous karena nilai outputnya selalu menghitung maju. Output dari flip flop pertama menjadi input untuk flip flop berikutnya.

    komponen yang digunakan dalam eksperimen ini adalah:

    - T Flip Flop

    Dapat dilihat bahwa jenis T flip flop hanya memiliki dua kondisi, yaitu kondisi toggle dan kondisi tetap. Ketika T bernilai logika 1 dan dipicu oleh clock, maka akan mengalami kondisi toggle. Sedangkan ketika T bernilai logika 0 dan dipicu oleh clock, maka akan mengalami kondisi tetap.

    5. Video Rangkaian[Kembali]
     




         6. Analisa [Kembali]

    1. Analisa output yang dihasilkan pada percobaan 1 berdasarkan IC yang digunakan. Kapan H0, H1,H2 dan H3 mengeluarkan outputnya.

    Jawab: 

        Pada hasil percobaan, didapat bahwa output yang dihasilkan merupakan karakteristik dari counter up fall time, jadi nilai counter akan bertambah setiap clock bernilai 1 meuju 0 dan akan reset setiap output menunjukan nilai 7.

    2. Bagaimana sinyal output yan dihasilkan pada JK Flip Flop ketiga dan keempat? Kapan output itu akan bernilai satu?

    Jawab:

    Output yang dihasilka pada JK flipflop ketiga akan berubah setiap h2 falltime, sedangkan pada flipflop keempat tidak berubah karena output akan reset saat bernilai 7.
            

    7. Link Download [Kembali]







    on No comments:
    Subscribe to: Comments (Atom)